存儲技術現新動力，3D堆疊的引入，NAND架構百花齊放
NEO半導體公布3D X-DRAM技術：230層堆棧，容量提升8倍！
據了解，NEO半導體是美國一家存儲芯片技術公司，此前就宣布推出3D X-NAND閃存，號稱解決了TLC、QLC閃存的性能及耐用性問題，第一代順序寫入速度為1600MBps，第二代為3200MBps。
NEO半導體這次公布的3D X-DRAM技術號稱是全球首款3D DRAM技術，可以將DRAM帶入3D時代，希望成為DRAM行業的游戲規則改變者。
根據NEO半導體公布的資料顯示，其3D X-DRAM具有基于無電容器浮柵極 (FBC) 技術的類 3D NAND DRAM 單元陣列結構。這種 FBC浮柵極技術使用一個晶體管和零個電容器將數據存儲為電荷。NEO半導體表示它可以使用當前的 3D NAND 類工藝制造，并且只需要增加一層光罩掩模來定義位線孔并在孔內形成垂直結構，這提供了一種高速、高密度、低成本和高產量的制造解決方案。
NEO公司承諾，2025年推出的第一代3D X-DRAM就可以做到230層堆棧，核心容量128Gb，而當前2D DRAM內存的核心容量還在16Gb，實現了8倍容量。
此外，NEO半導體公司還提出了每10年將3D X-DRAM容量提升8倍的目標，預計到2035年的時候將推出1Tb核心容量的3D X-DRAM，相比現在總計64倍容量提升。按照NEO的說法，未來的內存不僅輕松TB容量起步，追上SSD硬盤也很容易，要知道當前3D閃存的核心容量也就512Gb到1Tb。
NEO半導體公司聯合創始人兼首席執行官 Andy Hsu 樂觀地表示：“3D X-DRAM 將是半導體行業未來絕對的增長動力。”
各大廠商紛紛布局3D NAND技術
3D-NAND的層數堆疊，已經成為各大廠商競相追逐的目標。目前主流廠商已經到了第6代工藝，Micron剛剛宣布完成232L 3D TLC NAND，讀寫性能都得到大幅提升，采用的是雙堆棧技術。
從Micron透露的路標來看，對NAND技術的研發也是持續投入，爭取一直處于領先的地位，當前主要在TLC，后續會在QLC繼續發力。據了解，Micron在PLC NAND上暫時未打算重點投入，這也跟PLC NAND的可靠性需要更大的技術支撐，研發投入更大有關。同樣的工藝研發投入，隨著bit/cell的增加，容量的收益卻在下降。
在Micron宣布232層之后，海力士Sk Hynix也接著發布了238層 512Gb TLC 4D NAND。海力士這個4D NAND叫法，噱頭大于實際意義，實際也是3D-NAND的變形，類似CuA架構，就是把電路單元放在存儲單元之下(Peri Under Cell, PUC)而已.
鎂光Micron和海力士SK Hynix發布的200L+的NAND，采用的都是Charge Trap Flash(CTF)。目前市場上，也僅剩Solidigm(Intel NAND賣給海力士后新成立的公司)還在堅持使用Floating Gate(FG)架構。與FG浮柵不同，FG浮柵將電荷存儲在導體中，而CTF將電荷存儲于絕緣體中，這消除了單元之間的干擾，提高了讀寫性能，同時與浮柵技術相比減少了單元面積。不過，FG浮柵對read disturb和program disturb的抗干擾比CTF要好，總體來說，CTF工藝成本更低，這也是大多數公司選擇CTF的原因。
國內廠商YMTC自研的Xtacking技術也到了3.0，預計2023也將發布超過200L層的3D NAND，很可能層數在232層，采用6-plane的設計，相對4-plane的架構，性能將得到超過50%的提升。
根據目前各家NAND原廠的研發狀態，預計在2025年，我們將會看到層疊超過500L的3D NAND。甚至在2030之前，超過800L的3D NAND也可能會進入大家的視野。
主流的3D NAND架構
在3D NAND技術推出之前，NAND閃存均為2D平面形式。2D NAND架構的原理就像是在一個有限的平面上蓋平房，平房的數量越多，容量也就越大。過往存儲芯片廠商將平面NAND中的單元尺寸從120nm擴展到1xnm 節點，實現了100倍的容量。不過隨著單元尺寸達到14納米的物理極限，2D結構在擴展存儲容量方面有著很大的局限性（當工藝尺寸達到一定階段之后，閃存就很容易因為電子流失而丟失其中保存的數據）。
隨著2D NAND的微縮達到極限，2007年東芝（現在的鎧俠）提出了3D NAND結構的技術理念，3D NAND是行業的一個創新性方向。與減少每個節點單元尺寸的平面NAND不同，3D NAND使用更寬松的工藝，大約介于30 納米到 50 納米之間，它通過增加垂直層數來獲得更大的存儲容量。因此，我們也可以看到，目前主流的存儲芯片制造商均在競相通過增加3D NAND垂直門數，以此來提高存儲密度。他們已經規劃了下一代3D NAND產品，包括232層/238層，甚至更大到4xx層甚至8xx層。雖說都在蓋樓，但是各家蓋樓所采用的架構卻有所不同。
架構一：V-NAND，代表廠商：三星
2013年，三星率先推出了V-NAND閃存，其中的V代表Vertical，垂直的意思，這是一種通過垂直堆疊3D空間中的穿孔連接其單元層的解決方案。三星是世界上第一家開發和商業化3D內存解決方案的公司，也為存儲器行業創造了全新的范例。
2013年，三星所開發的第一個 V-NAND閃存僅有24層，目前三星的V-NAND已經發展到第八代，它共有200多層。2022年11月7日，三星宣布已開始量產具有200層以上的第八代1 TB的3D NAND (V-NAND)，并計劃根據消費者需求將其推向市場。 而且三星的目標是到2030年實現1000層。V-NAND閃存不斷發展，每一代新的V-NAND都帶來了顯著的性能提升，以及更低的功耗。
在此，值得一提的是，在V-NAND 128層以前，三星的V-NAND采用的是單層蝕刻技術，它通過圓柱形通道連接電池，能夠一次堆疊超過100層，并通過10億多個孔互連。除了其創新的結構，V-NAND還采用了電荷陷阱閃存 (CTF) 技術來消除單元間干擾。通過在電池中引入非導電的氮化硅層，CTF技術使V-NAND技術免受電荷泄漏和數據損壞的影響。憑借著這一超高縱橫比 (UHAR) 孔蝕刻支持的單層技術，三星一直主導著128層的3D NAND。
但是單次刻蝕最多也就到128層，因此，在 128 層設備之外，許多競爭對手采用的都是雙層方法，例如美光將兩個88層的結構相互堆疊，從而形成一個176層的器件；英特爾的144L 3D QLC設計已經轉向了3層堆棧：48 + 48 + 48層，這種方法更容易實施。層數越少，執行HAR蝕刻步驟就越容易。
到了第七代512Gb 176層的TLC芯片，三星開始采用COP（Cell-on-Periphery）結構，后續1Tb 238L TLC產品將是第二代COP TCAT V8 V-NAND。COP結構的存儲單元陣列區域位于外圍設備上方，但COP結構還是有部分外圍設備仍位于單元外部，這意味著必須減少單元陣列以及單元陣列下方和旁邊的外圍區域，來減小芯片尺寸。
架構二：CuA，代表廠商：美光/英特爾
美光從第一代32層3D NAND就開始采用這種在芯片的外圍邏輯上構建其3D NAND陣列的方法，美光將之稱為是CuA（CMOS-under-array）。該架構為容量增長、密度、性能和成本改進提供了一種擴展方法。將NAND的位單元陣列堆疊成更多層，每平方毫米硅片提供更多bit，從而實現更高的密度和更低的每bit成本。
2022年7月下旬，美光宣布了其232層3D NAND，據美光稱，此232層的3D NAND實現每平方毫米最高的TLC密度(14.6 Gb/mm2)。面密度比同類TLC產品高35%到100%。據美光的信息，該3D NAND設備分成六個平面（當今市場上的許多NAND設備只有兩個平面，也有的前沿設計采用四個平面分區來通道命令和數據流），以實現更高的并行度，從而提高性能。在每個芯片的基礎上，增加的并行性通過支持可以同時向 NAND 設備發出更多的讀寫命令，提高了順序和隨機訪問的讀寫性能。就像高速公路一樣，車道越多，擁堵越少，通過給定區域的交通流量就越大。目前美光的232 層 NAND已出貨。
此前的2D NAND閃存所使用主流技術正是FG技術，不過隨著NAND閃存技術從2D走向3D，除了英特爾-美光聯盟外，各大廠商都放棄了FG技術，轉而采用CT技術，如上文中提到的三星。采用CT技術的主要原因是CT技術在制造通孔存儲器時比FG技術簡單。而FG 技術因其卓越的數據保留特性、高溫特性和優于CT技術的可控性而受到高度評價。
英特爾-美光聯盟開發的3D NAND閃存技術共有三代，第一代是結合了32層內存通孔和TLC（3bit/cell）型多級內存的硅die，內存容量為384Gbit。第二代全面引入了CuA技術,將層數增加一倍至64 層（2個32 層堆疊）的硅芯片，并與 TLC 和 QLC（4 bit/cell）多級存儲器技術相結合實現了商業化。第三代達到96層（2個48 層堆疊），存儲容量與二代持平，硅面積減少至76%左右。
Intel 第四代的144層轉向自研，該NAND string首次在source和bitline之間由三層（upper deck，middle deck，lower deck和48L）組成，并為TLC和QLC設備保留了FG CuA結構。每個deck都可以分配給 QLC 或 SLC 塊的任意組合，以充分受益于英特爾在存儲系統中的新的block-by-deck概念。
不過英特爾已經退出了3D NAND市場，以90億美元的價格將該業務出售給了SK海力士。
架構三：BiCS，代表廠商：鎧俠/WD/SK海力士
鎧俠（Kioxia）和西部數據（WD）正在聯合開發名為 BiCS Flash的3D NAND。鎧俠的前身是東芝，東芝是世界上第一個發明閃存（1987年）并且提出3D NAND技術的公司。早在Kioxia還是東芝的時候，就與SanDisk建立了閃存合作伙伴關系，后來西部數據收購了SanDisk，東芝成為了Kioxia，兩家便成立了合資企業Flash Ventures（FV），成為合作伙伴。FV由WD / Kioxia各擁有50/50的份額，晶圓產能也被分成50/50的份額。
2015年鎧俠&西部數據推出了48層BiCS 3D NAND ，2017年為64層，2018年為96層，2020年達到112層。2021年，鎧俠和西部數據宣布了他們的第六代 BiCS 3D NAND 技術，該技術有162層，這也是采用CuA概念的第一款產品。西部數據透露的路線圖中顯示，下一代“BiCS+”將在2023 年底推出，層數應增加到200多個。
作為全球最主要的NAND閃存公司之一，SK海力士是最后一家開發3D NAND閃存技術的公司。據Tech insights的分析，從2015年到2019年，SK Hynix陸續開發了四種類型的存儲單元陣列：2015年至2016年開發的首個存儲單元陣列采用類似于Kioxia開發的稱為“ SP-BiCS”的單元陣列“ P-BiCS”的結構，似乎是32層；2017年其又開發了存儲單元陣列的改進版本—“ DP-BiCS Gen1”，估計為48層；2018年，SK海力士開發了一種名為“ DP-BiCS Gen2”的存儲單元陣列，該陣列具有將存儲堆棧分為兩個“層”（也稱為“甲板”）的結構，估計為72層。
架構四：4D PUC，代表廠商：SK海力士
2018年11月，從第四代96層3D NAND開始，SK海力士推出了新的命名法——4D PUC（Periphery Under Cell），PUC是一種將外圍電路重新定位到電池底部的技術。盡管有這個名字，該公司并沒有在四維空間中創建產品，“4”這個數字所代表的其實是一種先進性（而不是指進入第四維度）。它是3D架構變體的商品名，首批所謂的4D NAND設備提升了CTF（電荷擷取閃存）NAND陣列下的外圍電路，從而在芯片上節省更多空間，并進一步降低生產成本。按照SK海力士的說法，與3D相比，4D 產品單位單元面積更小，生產效率更高。
98層之后，SK海力士陸續開發出128層、176層3D NAND。2022年8月，SK海力士宣布已開發出世界最高238層4D NAND閃存，也是尺寸最小的NAND，預計2023年上半年開始量產。SK 海力士目前的4D NAND技術現已被公認為行業標準。
PUC架構使得4D NAND允許在固定區域內實現高密度，減小了芯片尺寸，但缺點是堆疊技術可能在未來達到極限。SK海力士計劃以多站點電池（MSC）為核心來克服這一障礙，通過微制造將現有電池分成兩個較小的電池來存儲數據，減少電池堆疊的數量，同時水平擴展電池密度，這也是SK海力士 4D 2.0的技術概念的核心要素之一。
架構五：Xtacking，代表廠商：長江存儲
3D閃存中除了存儲陣列之外這些外圍電路會占據相當大的芯片面積，可以看出，上述這些存儲廠商所采用的架構大多是是將外圍電路放到存儲單元下方。而長江存儲所采取的是與其他公司完全不同的方法——Xtacking。
Xtacking技術是把存儲陣列和外圍電路分開來做，分別在兩個獨立晶圓上加工，雖然NAND閃存不適合用更先進的制程來加工，但是外圍的電路卻可以。兩部分選用合適的工藝節點完成后，完成的內存陣列晶圓通過數十億個垂直互連通道(VIAs)連接到外圍晶圓。
迄今為止，主流的3D NAND架構大抵有以上這五種：V-NAND、BiCS、CuA（COP）、4D PUC和Xtacking。然而就像蓋高樓大廈一樣，簡單的堆層數不是最終目的，高樓不僅要高，還要保證可以通過安全高效的電梯輕松抵達，即每個存儲芯片內部的V-NAND能否以更快、更高效、更省電的方式繼續上升？這就非常考驗各家的本領。隨著NAND技術的進步，局限性也將浮出水面。
